還可以給這個Bus設置一個容易區分的名字，例如把這個Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關系設置好了。

重復以上操作，依次創建：DQ8?DQ15、DM1信號；DQS1/NDQS1選通和時鐘 CK/NCK的第2個字節Bytel,包括DQ16?DQ23、DM2信號；DQS2/NDQS2選通和時鐘 CK/NCK的第3個字節Byte2,包括DQ24?DQ31、DM3信號；DQS3/NDQS3選通和時鐘 CK/NCK的第4個字節Byte3。

開始創建地址、命令和控制信號，以及時鐘信號的時序關系。因為沒有多個Rank, 所以本例將把地址命令信號和控制信號合并仿真分析。操作和步驟2大同小異，首先新建一 個Bus,在Signal Names下選中所有的地址、命令和控制信號，在Timing Ref下選中CK/NCK （注意，不要與一列的Clock混淆，Clock列只對應Strobe信號），在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。 是否可以在運行操作系統時執行DDR3一致性測試？四川DDR3測試維修

容量與組織：DDR規范還涵蓋了內存模塊的容量和組織方式。DDR內存模塊的容量可以根據規范支持不同的大小，如1GB、2GB、4GB等。DDR內存模塊通常以多個內存芯片排列組成，其中每個內存芯片被稱為一個芯粒（die），多個芯粒可以組成密集的內存模塊。電氣特性：DDR規范還定義了內存模塊的電氣特性，包括供電電壓、電流消耗、輸入輸出電平等。這些電氣特性對于確保DDR內存模塊的正常工作和兼容性至關重要。兼容性：DDR規范還考慮了兼容性問題，確保DDR內存模塊能夠與兼容DDR接口的主板和控制器正常配合。例如，保留向后兼容性，允許支持DDR接口的控制器工作在較低速度的DDR模式下。多端口矩陣測試DDR3測試安裝DDR3一致性測試是否會導致操作系統或應用程序崩潰？

DDR4： DDR4釆用POD12接口，I/O 口工作電壓為1.2V；時鐘信號頻率為800?1600MHz； 數據信號速率為1600?3200Mbps；數據命令和控制信號速率為800?1600Mbps。DDR4的時 鐘、地址、命令和控制信號使用Fly-by拓撲走線；數據和選通信號依舊使用點對點或樹形拓 撲，并支持動態ODT功能；也支持Write Leveling功能。

綜上所述，DDR1和DDR2的數據和地址等信號都釆用對稱的樹形拓撲；DDR3和DDR4的數據信號也延用點對點或樹形拓撲。升級到DDR2后，為了改進信號質量，在芯片內為所有數據和選通信號設計了片上終端電阻ODT(OnDieTermination)，并為優化時序提供了差分的選通信號。DDR3速率更快，時序裕量更小，選通信號只釆用差分信號。

創建工程啟動SystemSI工具，單擊左側Workflow下的LoadaNew/ExistingWorkspace菜單項,在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊，單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框，選擇個模板addr_bus_sparam_4mem,設置好新建Workspace的路徑和名字，單擊0K按鈕。如圖4-36所示，左側是Workflow,右側是主工作區。

分配舊IS模型并定義總線左側Workflow提示第2步為AssignIBISModels,先給內存控制器和SDRAM芯片分配實際的IBIS模型。雙擊Controller模塊，在工作區下方彈出Property界面，左側為Block之間的連接信息，右側是模型設置。單擊右下角的LoadIBIS...按鈕，彈出LoadIBIS對話框。 什么是DDR3內存的一致性問題？

DDR 規范的時序要求

在明確了規范中的 DC 和 AC 特性要求之后，下一步，我們還應該了解規范中對于信號的時序要求。這是我們所設計的 DDR 系統能夠正常工作的基本條件。

在規范文件中，有很多時序圖，筆者大致計算了一下，有 40 個左右。作為高速電路設計的工程師，我們不可能也沒有時間去做全部的仿真波形來和規范的要求一一對比驗證，那么哪些時序圖才是我們關注的重點？事實上，在所有的這些時序圖中，作為 SI 工程師，我們需要關注的只有兩個，那就是規范文件的第 69 頁，關于數據讀出和寫入兩個基本的時序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個時序圖拼在了一起，而其他的時序圖的實現都是以這兩個圖為基礎的。在板級系統設計中，只要滿足了這兩個時序圖的質量，其他的時序關系要求都是對這兩個時序圖邏輯功能的擴展，應該是 DDR 控制器的邏輯設計人員所需要考慮的事情。 是否可以在已通過一致性測試的DDR3內存模塊之間混搭？四川DDR3測試維修

是否可以使用多個軟件工具來執行DDR3內存的一致性測試？四川DDR3測試維修

在接下來的Setup NG Wizard窗口中選擇要參與仿真的信號網絡，為這些信號網絡分組并定義單個或者多個網絡組。選擇網絡DDR1_DMO.3、DDR1_DQO.31、DDR1_DQSO.3、 DDRl_NDQS0-3,并用鼠標右鍵單擊Assign interface菜單項，定義接口名稱為Data,

設置完成后，岀現Setup NG wizard: NG pre-view page窗口，顯示網絡組的信息，如圖 1-137所示。單擊Finish按鈕，網絡組設置完成。

單擊設置走線檢查參數(Setup Trace Check Parameters),在彈出的窗口中做以下設 置：勾選阻抗和耦合系數檢查兩個選項；設置走線耦合百分比為1%，上升時間為lOOps；選 擇對網絡組做走線檢查(Check by NetGroup)；設置交互高亮顯示顏色為白色。 四川DDR3測試維修