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數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法

來(lái)源: 發(fā)布時(shí)間:2025-05-25

高速DDRx總線概述

DDR SDRAM 全稱為 Double Data Rate Synchronous Dynamic Random Access Memory? 中 文名可理解為“雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器”。DDR SDRAM是在原單倍速率SDR SDRAM 的基礎(chǔ)上改進(jìn)而來(lái)的,嚴(yán)格地說(shuō)DDR應(yīng)該叫作DDR SDRAM,人們習(xí)慣稱之為DDR。

DDRx發(fā)展簡(jiǎn)介

代DDR (通常稱為DDR1)接口規(guī)范于2000年由JEDEC組織 發(fā)布。DDR經(jīng)過(guò)幾代的發(fā)展,現(xiàn)在市面上主要流行DDR3,而的DDR4規(guī)范也巳經(jīng)發(fā) 布,甚至出現(xiàn)了部分DDR4的產(chǎn)品。Cadence的系統(tǒng)仿真工具SystemSI也支持DDR4的仿真 分析了。 DDR3內(nèi)存的一致性測(cè)試是否會(huì)降低內(nèi)存模塊的壽命?數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法

數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法,DDR3測(cè)試

DDRx接口信號(hào)的時(shí)序關(guān)系

DDR3的時(shí)序要求大體上和DDR2類似,作為源同步系統(tǒng),主要有3組時(shí)序設(shè)計(jì)要求。 一組是DQ和DQS的等長(zhǎng)關(guān)系,也就是數(shù)據(jù)和選通信號(hào)的時(shí)序;一組是CLK和ADDR/CMD/ CTRL的等長(zhǎng)關(guān)系,也就是時(shí)鐘和地址控制總線的關(guān)系;一組是CLK和DQS的關(guān)系, 也就是時(shí)鐘和選通信號(hào)的關(guān)系。其中數(shù)據(jù)和選通信號(hào)的時(shí)序關(guān)系又分為讀周期和寫(xiě)周期兩個(gè) 方向的時(shí)序關(guān)系。

要注意各組時(shí)序的嚴(yán)格程度是不一樣的,作為同組的數(shù)據(jù)和選通信號(hào),需要非常嚴(yán)格的 等長(zhǎng)關(guān)系。Intel或者一些大芯片廠家,對(duì)DQ組的等長(zhǎng)關(guān)系經(jīng)常在土25mil以內(nèi),在高速的 DDR3設(shè)計(jì)時(shí),甚至?xí)笤凇?mil以內(nèi)。相對(duì)來(lái)說(shuō)地址控制和時(shí)鐘組的時(shí)序關(guān)系會(huì)相對(duì)寬松 一些,常見(jiàn)的可能有幾百mil。同時(shí)要留意DQS和CLK的關(guān)系,在絕大多數(shù)的DDR設(shè)計(jì)里 是松散的時(shí)序關(guān)系,DDR3進(jìn)行Fly-by設(shè)計(jì)后更是降低了 DQS和CLK之間的時(shí)序控制要求。 數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法什么是DDR3一致性測(cè)試?

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單擊Next按鈕,出現(xiàn)Setup Trace Check Wizard窗口,確保網(wǎng)絡(luò)組的所有網(wǎng)絡(luò)都被選中, 單擊Finish按鈕。

  單擊Save File with Error Check保存文件,保存結(jié)束后,單擊Start Simulation開(kāi)始仿 真。仿真完成后,仿真結(jié)果包括Workflow中Results and Report的所有內(nèi)容。如果在Setup Trace Check Parameters 的步驟 net selection 時(shí)選的是 check all signal nets 或者 check all enabled signal nets 模式,那么仿真結(jié)果只有 Net Impedance Summary 和 Net Co叩ling Summaryo

  單擊Net Impedance Summary,出現(xiàn)阻抗總結(jié)表格,包括網(wǎng)絡(luò)序號(hào)、網(wǎng)絡(luò)名稱、無(wú)參 考平面的走線數(shù)目、回流不連續(xù)的走線數(shù)目、過(guò)孔數(shù)目、比較大阻抗值、小阻抗值、主導(dǎo)阻 抗值、主導(dǎo)阻抗走線長(zhǎng)度百分比、走線總長(zhǎng)度、走線延時(shí)。

那么在下面的仿真分析過(guò)程中,我們是不是可以就以這兩個(gè)圖中的時(shí)序要求作為衡量標(biāo)準(zhǔn)來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)呢?答案是否定的,因?yàn)殡m然這個(gè)時(shí)序是規(guī)范中定義的標(biāo)準(zhǔn),但是在系統(tǒng)實(shí)現(xiàn)中,我們所使用的是Micron的產(chǎn)品,而后面系統(tǒng)是否能夠正常工作要取決干我們對(duì)Micron芯片的時(shí)序控制程度。所以雖然我們通過(guò)閱讀DDR規(guī)范文件了解到基本設(shè)計(jì)要求,但是具體實(shí)現(xiàn)的參數(shù)指標(biāo)要以Micron芯片的數(shù)據(jù)手冊(cè)為準(zhǔn)。換句話說(shuō),DDR的工業(yè)規(guī)范是芯片制造商Micron所依據(jù)的標(biāo)準(zhǔn),而我們?cè)O(shè)計(jì)系統(tǒng)時(shí),既然使用了Micron的產(chǎn)品,那么系統(tǒng)的性能指標(biāo)分析就要以Micron的產(chǎn)品為準(zhǔn)。所以,接下來(lái)的任務(wù)就是我們要在Micron的DDR芯片手冊(cè)和作為控制器的FPGA數(shù)據(jù)手冊(cè)中,找到類似的DDR規(guī)范的設(shè)計(jì)要求和具體的設(shè)計(jì)參數(shù)。是否可以在運(yùn)行操作系統(tǒng)時(shí)執(zhí)行DDR3一致性測(cè)試?

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DDR 規(guī)范解讀

為了讀者能夠更好地理解 DDR 系統(tǒng)設(shè)計(jì)過(guò)程,以及將實(shí)際的設(shè)計(jì)需求和 DDR 規(guī)范中的主要性能指標(biāo)相結(jié)合,我們以一個(gè)實(shí)際的設(shè)計(jì)分析實(shí)例來(lái)說(shuō)明,如何在一個(gè) DDR 系統(tǒng)設(shè)計(jì)中,解讀并使用 DDR 規(guī)范中的參數(shù),應(yīng)用到實(shí)際的系統(tǒng)設(shè)計(jì)中。是某項(xiàng)目中,對(duì) DDR 系統(tǒng)的功能模塊細(xì)化框圖。在這個(gè)系統(tǒng)中,對(duì) DDR 的設(shè)計(jì)需求如下。

DDR 模塊功能框圖· 整個(gè) DDR 功能模塊由四個(gè) 512MB 的 DDR 芯片組成,選用 Micron 的 DDR 存儲(chǔ)芯片 MT46V64M8BN-75。每個(gè) DDR 芯片是 8 位數(shù)據(jù)寬度,構(gòu)成 32 位寬的 2GBDDR 存儲(chǔ)單元,地址空間為 Add<13..0>,分四個(gè) Bank,尋址信號(hào)為 BA<1..0>。


DDR3一致性測(cè)試是否適用于工作站和游戲電腦?校準(zhǔn)DDR3測(cè)試高速信號(hào)傳輸

一致性測(cè)試是否適用于服務(wù)器上的DDR3內(nèi)存模塊?數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法

從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加,位寬成倍減小,工作電壓持續(xù)降 低,而電壓裕量從200mV減小到了幾十毫伏。總的來(lái)說(shuō),隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低,DDRx內(nèi)存子系統(tǒng)對(duì)信號(hào)完整性、電源完整性及時(shí)序的要求越來(lái)越高,這也給系 統(tǒng)設(shè)計(jì)帶來(lái)了更多、更大的挑戰(zhàn)。

Bank> Rank及內(nèi)存模塊

1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu),它通過(guò)Bank信號(hào)BA(BankAddress)控制,可以把它看成是對(duì)地址信號(hào)的擴(kuò)展,主要目的是提高DRAM顆粒容量。對(duì)應(yīng)于有4個(gè)Bank的內(nèi)存顆粒,其Bank信號(hào)為BA[1:O],而高容量DDR2和DDR3顆粒有8個(gè)Bank,對(duì)應(yīng)Bank信號(hào)為BA[2:0],在DDR4內(nèi)存顆粒內(nèi)部有8個(gè)或16個(gè)Bank,通過(guò)BA信號(hào)和BG(BankGroup)信號(hào)控制。2GB容量的DDR3SDRAM功能框圖,可以從中看到芯片內(nèi)部由8個(gè)Bank組成(BankO,Bankl,…,Bank7),它們通過(guò)BA[2:0]這三條信號(hào)進(jìn)行控制。 數(shù)字信號(hào)DDR3測(cè)試協(xié)議測(cè)試方法

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