高速數(shù)字信號傳輸電路的設(shè)計(jì)與仿真

高速數(shù)字系統(tǒng)設(shè)計(jì)成功的關(guān)鍵在于保持信號的完整，而影響信號完整性(即信號質(zhì)量)的因素主要有傳輸線的長度、電阻匹配及電磁干擾、串?dāng)_等。設(shè)計(jì)過程中要保持信號的完整性必須借助一些仿真工具，仿真結(jié)果對PCB布線產(chǎn)生指導(dǎo)性意見，布線完成后再提取網(wǎng)絡(luò)，對信號進(jìn)行布線后仿真，仿真沒有問題后才能送出加工。目前這樣的仿真工具主要有cadence、ICX、Hyperlynx等。Hyperlynx是個簡單好用的工具，軟件中包含兩個工具LineSim和BoardSim。LineSim用在布線設(shè)計(jì)前約束布線和各層的參數(shù)、設(shè)置時鐘的布線拓?fù)浣Y(jié)構(gòu)、選擇元器件的速率、診斷信號完整性，并盡量避免電磁輻射及串?dāng)_等問題。BoardSim用于布線以后快速地分析設(shè)計(jì)中的信號完整性、電磁兼容性和串?dāng)_問題，生成串?dāng)_強(qiáng)度報告，區(qū)分并解決串?dāng)_問題。作者使用LineSim工具，對信號的阻抗匹配、傳輸線的長度、串?dāng)_進(jìn)行了仿真分析，并給出了指導(dǎo)性結(jié)論。 高速信號傳輸電磁兼容定義；湖北高速信號傳輸市場價價格走勢

在實(shí)際的PCB布線時，如果由于產(chǎn)品結(jié)構(gòu)的需要，不能縮短信號線長度時，應(yīng)采用差分信號傳輸。差分信號有很強(qiáng)的抗共模干擾能力，能延長傳輸距離。差分信號有很多種，如ECL、PECL、LVDS等，表1列出LVDS相對于ECL、PECL系統(tǒng)的主要特點(diǎn)。LVDS的恒流源模式低擺幅輸出使得LVDS能高速驅(qū)動，對于點(diǎn)到的連接，傳輸速率可達(dá)800Mbps，同時LVDS低噪聲、低功耗，連接方便，實(shí)際中使用較多。LVDS的驅(qū)動器由一個通常為3.5mA的恒流源驅(qū)動對差分信號線組成。接收端有一個高的直流輸入阻抗，幾科全部的驅(qū)動電流流經(jīng)10Ω的終端電阻，在接收器輸入端產(chǎn)生約350mV電壓。當(dāng)驅(qū)動狀態(tài)反轉(zhuǎn)時，流經(jīng)電阻的電流方向改變，此時在接收端產(chǎn)生有效的邏輯狀態(tài)。圖5是利用LVDS芯片DS90LV031、DS90LV032把信號轉(zhuǎn)換成差分信號，進(jìn)行長距離傳輸?shù)牟ㄐ螆D。在仿真時設(shè)置仿真頻率為66MHz理想方波，傳輸距離為508mm，差分對終端接100Ω負(fù)載匹配傳輸線的差分阻抗。從仿真結(jié)果看，LVDS接收端的波形除了有延遲外，波形保持完好。遼寧高速信號傳輸U(kuò)SB測試高速信號傳播在電子設(shè)計(jì)工程化技術(shù)方面的理論和概念嚴(yán)重缺失；

2.3.3信號完整性的意義

只要有信號的傳輸，就存在信號的完整性問題。歸納起來，信號完整性問題存在于以下三個層面。

①系統(tǒng)級信號完整性問題：進(jìn)行設(shè)備與設(shè)備電氣互聯(lián)的信號傳輸時可能存在的信號完整性問題。

②板級信號完整性問題：進(jìn)行電子模塊上器件與器件電氣互聯(lián)的信號傳輸時可能存在的信號完整性問題。

③芯片級信號完整性問題：進(jìn)行集成電路內(nèi)部晶體管與晶體管電氣互聯(lián)的信號傳輸時可能存在的信號完整性問題。信號完整性是電子系統(tǒng)或設(shè)備研發(fā)必須滿足的底線。如果某電子系統(tǒng)或設(shè)備中的任何一個電信號在傳輸過程不能保證其波形的完整性，接收端接收到信號后就不能作出正確解釋，從而使系統(tǒng)或設(shè)備的功能因信號解釋失誤而導(dǎo)致失效，該電子系統(tǒng)或設(shè)備就不是一個功能和性能可靠的電子產(chǎn)品了

2.4電源完整性的概念

2.4.1電源完整性的定義

電源信號是電信號的一個特例，因此，電源完整性是信號完整性的一個特例，電源信號在傳輸過程中同樣具有完整性的問題。電源完整性，英文為PowerIntegrity，簡稱PI，指電源系統(tǒng)所產(chǎn)生的電源信號經(jīng)供電傳輸線傳輸，到達(dá)受電器件電源輸入管腳時，能夠保證電壓的波動量和電流的供給量滿足受電器件正常工作的要求。電源完整性表示信電源信號的質(zhì)量在經(jīng)過傳輸后仍保持相對良好的特性，否則被供電的電路就不能正常工作。集成電路芯片，尤其是數(shù)字集成電路芯片，其工作的本質(zhì)是內(nèi)部晶體管狀態(tài)的翻轉(zhuǎn)，大量晶體管狀態(tài)的翻轉(zhuǎn)需要供電系統(tǒng)提供其所需要的瞬態(tài)變化量很大的電流，其所需的電源能量只能由電源供電單元所提供。以“個人資金供給系統(tǒng)”類比受電器件的電源供電單元，可以更直觀地理解電源完整性的概念。 高速信號傳輸工程化技術(shù)問題；

高速信號傳輸

串?dāng)_分析

由于頻率的提高，傳輸線之間的串?dāng)_明顯增大，對信號完整性也有很大的影響，可以通過仿真來預(yù)測、模擬，并采取措施加以改善。以CMOS信號為例建立仿真模型，如圖6所示。在仿真時設(shè)置干擾信號的頻率為66MHz的方波，擾者設(shè)置為零電平輸入，通過調(diào)整兩根線的間距和兩線之間平行走線的長度來觀察擾者接收端的波形。仿真結(jié)果如圖7，分別為間距是203.2mm、406。4mm時的波形。

從仿真結(jié)果看出，兩線間距為406.4mm時，串?dāng)_電平為200mV左右，203.2mm時為500mV左右。可見兩線之間的間距越小串?dāng)_越大，所以在實(shí)際高速PCB布線時應(yīng)盡量拉大傳輸線間距或在兩線之間加地線來隔離。 高速信號傳輸相關(guān)的三個方面；湖北高速信號傳輸市場價價格走勢

高速信號傳輸所涉及的三大支撐技術(shù)；湖北高速信號傳輸市場價價格走勢

克勞德高速數(shù)字信號測試實(shí)驗(yàn)室

高速信號傳輸技術(shù)的內(nèi)涵高速電信號傳輸設(shè)計(jì)與分析是電子設(shè)計(jì)工程師必須掌握的基本技能。電子產(chǎn)品處理器主頻高至GHz、傳輸速率達(dá)到Gbps以上，高速信號的處理和傳輸要求電子設(shè)計(jì)工程師必須至少具備以下三項(xiàng)技能：

●高速邏輯時序設(shè)計(jì)；

●高速電路散熱設(shè)計(jì)；

●高速信號傳輸設(shè)計(jì)。

①邏輯時序設(shè)計(jì)對于數(shù)字電路設(shè)計(jì)工程師而言，無論其開發(fā)的數(shù)字電路是所謂的低速數(shù)字電路，還是高速數(shù)字電路，都是基本的設(shè)計(jì)。電子工程師在進(jìn)行時序設(shè)計(jì)時，有一個很重要的假設(shè)：數(shù)字邏輯信號傳輸沒有失真。因此，邏輯時序設(shè)計(jì)更多的是考慮信號的邏輯運(yùn)算、信號延時、信號的同步等因素。 湖北高速信號傳輸市場價價格走勢

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